@ -1,6 +1,6 @@
/* ppc-opc.c -- PowerPC opcode list
Copyright 1994 , 1995 , 1996 , 1997 , 1998 , 2000 , 2001 , 2002 , 2003 , 2004 ,
2005 , 2006 , 2007 , 2008 , 2009 Free Software Foundation , Inc .
2005 , 2006 , 2007 , 2008 , 2009 , 2010 Free Software Foundation , Inc .
Written by Ian Lance Taylor , Cygnus Support
This file is part of the GNU opcodes library .
@ -1935,6 +1935,8 @@ extract_dm (unsigned long insn,
# define PPCRFMCI PPC_OPCODE_RFMCI
# define E500MC PPC_OPCODE_E500MC
# define PPCA2 PPC_OPCODE_A2
# define TITAN PPC_OPCODE_TITAN
# define MULHW PPC_OPCODE_405 | PPC_OPCODE_440 | TITAN
/* The opcode table.
@ -2017,16 +2019,16 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " vmrghb " , VX ( 4 , 12 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " psq_stx " , XW ( 4 , 7 , 0 ) , XW_MASK , PPCPS , PPCNONE , { FRS , RA , RB , PSWM , PSQM } } ,
{ " vpkuhum " , VX ( 4 , 14 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " mulhhwu " , XRC ( 4 , 8 , 0 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulhhwu. " , XRC ( 4 , 8 , 1 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulhhwu " , XRC ( 4 , 8 , 0 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " mulhhwu. " , XRC ( 4 , 8 , 1 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_sum0 " , A ( 4 , 10 , 0 ) , A_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC , FRB } } ,
{ " ps_sum0. " , A ( 4 , 10 , 1 ) , A_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC , FRB } } ,
{ " ps_sum1 " , A ( 4 , 11 , 0 ) , A_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC , FRB } } ,
{ " ps_sum1. " , A ( 4 , 11 , 1 ) , A_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC , FRB } } ,
{ " ps_muls0 " , A ( 4 , 12 , 0 ) , AFRB_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC } } ,
{ " machhwu " , XO ( 4 , 12 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwu " , XO ( 4 , 12 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_muls0. " , A ( 4 , 12 , 1 ) , AFRB_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC } } ,
{ " machhwu. " , XO ( 4 , 12 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwu. " , XO ( 4 , 12 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_muls1 " , A ( 4 , 13 , 0 ) , AFRB_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC } } ,
{ " ps_muls1. " , A ( 4 , 13 , 1 ) , AFRB_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC } } ,
{ " ps_madds0 " , A ( 4 , 14 , 0 ) , A_MASK , PPCPS , PPCNONE , { FRT , FRA , FRC , FRB } } ,
@ -2081,13 +2083,13 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " psq_stux " , XW ( 4 , 39 , 0 ) , XW_MASK , PPCPS , PPCNONE , { FRS , RA , RB , PSWM , PSQM } } ,
{ " vpkuwum " , VX ( 4 , 78 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " ps_neg " , XRC ( 4 , 40 , 0 ) , XRA_MASK , PPCPS , PPCNONE , { FRT , FRB } } ,
{ " mulhhw " , XRC ( 4 , 40 , 0 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulhhw " , XRC ( 4 , 40 , 0 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_neg. " , XRC ( 4 , 40 , 1 ) , XRA_MASK , PPCPS , PPCNONE , { FRT , FRB } } ,
{ " mulhhw. " , XRC ( 4 , 40 , 1 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhw " , XO ( 4 , 44 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhw. " , XO ( 4 , 44 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhw " , XO ( 4 , 46 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhw. " , XO ( 4 , 46 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulhhw. " , XRC ( 4 , 40 , 1 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhw " , XO ( 4 , 44 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhw. " , XO ( 4 , 44 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhw " , XO ( 4 , 46 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhw. " , XO ( 4 , 46 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_cmpu1 " , X ( 4 , 64 ) , X_MASK | ( 3 < < 21 ) , PPCPS , PPCNONE , { BF , FRA , FRB } } ,
{ " vadduwm " , VX ( 4 , 128 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vmaxuw " , VX ( 4 , 130 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
@ -2097,15 +2099,15 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " vpkuhus " , VX ( 4 , 142 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " ps_mr " , XRC ( 4 , 72 , 0 ) , XRA_MASK , PPCPS , PPCNONE , { FRT , FRB } } ,
{ " ps_mr. " , XRC ( 4 , 72 , 1 ) , XRA_MASK , PPCPS , PPCNONE , { FRT , FRB } } ,
{ " machhwsu " , XO ( 4 , 76 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwsu. " , XO ( 4 , 76 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwsu " , XO ( 4 , 76 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhwsu. " , XO ( 4 , 76 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_cmpo1 " , X ( 4 , 96 ) , X_MASK | ( 3 < < 21 ) , PPCPS , PPCNONE , { BF , FRA , FRB } } ,
{ " vcmpeqfp " , VXR ( 4 , 198 , 0 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vpkuwus " , VX ( 4 , 206 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " machhws " , XO ( 4 , 108 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhws. " , XO ( 4 , 108 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhws " , XO ( 4 , 110 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhws. " , XO ( 4 , 110 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhws " , XO ( 4 , 108 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhws. " , XO ( 4 , 108 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhws " , XO ( 4 , 110 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhws. " , XO ( 4 , 110 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vmaxsb " , VX ( 4 , 258 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vslb " , VX ( 4 , 260 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vmulosb " , VX ( 4 , 264 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
@ -2113,39 +2115,39 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " vmrglb " , VX ( 4 , 268 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vpkshus " , VX ( 4 , 270 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " ps_nabs " , XRC ( 4 , 136 , 0 ) , XRA_MASK , PPCPS , PPCNONE , { FRT , FRB } } ,
{ " mulchwu " , XRC ( 4 , 136 , 0 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulchwu " , XRC ( 4 , 136 , 0 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_nabs. " , XRC ( 4 , 136 , 1 ) , XRA_MASK , PPCPS , PPCNONE , { FRT , FRB } } ,
{ " mulchwu. " , XRC ( 4 , 136 , 1 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwu " , XO ( 4 , 140 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwu. " , XO ( 4 , 140 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulchwu. " , XRC ( 4 , 136 , 1 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchwu " , XO ( 4 , 140 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchwu. " , XO ( 4 , 140 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vmaxsh " , VX ( 4 , 322 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vslh " , VX ( 4 , 324 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vmulosh " , VX ( 4 , 328 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vrsqrtefp " , VX ( 4 , 330 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB } } ,
{ " vmrglh " , VX ( 4 , 332 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vpkswus " , VX ( 4 , 334 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " mulchw " , XRC ( 4 , 168 , 0 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulchw. " , XRC ( 4 , 168 , 1 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchw " , XO ( 4 , 172 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchw. " , XO ( 4 , 172 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchw " , XO ( 4 , 174 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchw. " , XO ( 4 , 174 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mulchw " , XRC ( 4 , 168 , 0 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " mulchw. " , XRC ( 4 , 168 , 1 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchw " , XO ( 4 , 172 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchw. " , XO ( 4 , 172 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmacchw " , XO ( 4 , 174 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmacchw. " , XO ( 4 , 174 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vaddcuw " , VX ( 4 , 384 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vmaxsw " , VX ( 4 , 386 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vslw " , VX ( 4 , 388 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vexptefp " , VX ( 4 , 394 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB } } ,
{ " vmrglw " , VX ( 4 , 396 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vpkshss " , VX ( 4 , 398 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " macchwsu " , XO ( 4 , 204 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwsu. " , XO ( 4 , 204 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwsu " , XO ( 4 , 204 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchwsu. " , XO ( 4 , 204 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vsl " , VX ( 4 , 452 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vcmpgefp " , VXR ( 4 , 454 , 0 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vlogefp " , VX ( 4 , 458 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB } } ,
{ " vpkswss " , VX ( 4 , 462 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " macchws " , XO ( 4 , 236 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchws. " , XO ( 4 , 236 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchws " , XO ( 4 , 238 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchws. " , XO ( 4 , 238 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchws " , XO ( 4 , 236 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchws. " , XO ( 4 , 236 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmacchws " , XO ( 4 , 238 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmacchws. " , XO ( 4 , 238 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evaddw " , VX ( 4 , 512 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " vaddubs " , VX ( 4 , 512 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " evaddiw " , VX ( 4 , 514 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RB , UIMM } } ,
@ -2322,17 +2324,17 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evlhhossplatx " , VX ( 4 , 782 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " vpkpx " , VX ( 4 , 782 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " evlhhossplat " , VX ( 4 , 783 ) , VX_MASK , PPCSPE , PPCNONE , { RS , EVUIMM_2 , RA } } ,
{ " mullhwu " , XRC ( 4 , 392 , 0 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mullhwu " , XRC ( 4 , 392 , 0 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evlwhex " , VX ( 4 , 784 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " mullhwu. " , XRC ( 4 , 392 , 1 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mullhwu. " , XRC ( 4 , 392 , 1 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evlwhe " , VX ( 4 , 785 ) , VX_MASK , PPCSPE , PPCNONE , { RS , EVUIMM_4 , RA } } ,
{ " evlwhoux " , VX ( 4 , 788 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evlwhou " , VX ( 4 , 789 ) , VX_MASK , PPCSPE , PPCNONE , { RS , EVUIMM_4 , RA } } ,
{ " evlwhosx " , VX ( 4 , 790 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evlwhos " , VX ( 4 , 791 ) , VX_MASK , PPCSPE , PPCNONE , { RS , EVUIMM_4 , RA } } ,
{ " maclhwu " , XO ( 4 , 396 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwu " , XO ( 4 , 396 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evlwwsplatx " , VX ( 4 , 792 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " maclhwu. " , XO ( 4 , 396 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwu. " , XO ( 4 , 396 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evlwwsplat " , VX ( 4 , 793 ) , VX_MASK , PPCSPE , PPCNONE , { RS , EVUIMM_4 , RA } } ,
{ " evlwhsplatx " , VX ( 4 , 796 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evlwhsplat " , VX ( 4 , 797 ) , VX_MASK , PPCSPE , PPCNONE , { RS , EVUIMM_4 , RA } } ,
@ -2358,27 +2360,27 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " vcfsx " , VX ( 4 , 842 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB , UIMM } } ,
{ " vspltish " , VX ( 4 , 844 ) , VX_MASK , PPCVEC , PPCNONE , { VD , SIMM } } ,
{ " vupkhpx " , VX ( 4 , 846 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB } } ,
{ " mullhw " , XRC ( 4 , 424 , 0 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mullhw. " , XRC ( 4 , 424 , 1 ) , X_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhw " , XO ( 4 , 428 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhw. " , XO ( 4 , 428 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhw " , XO ( 4 , 430 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhw. " , XO ( 4 , 430 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " mullhw " , XRC ( 4 , 424 , 0 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " mullhw. " , XRC ( 4 , 424 , 1 ) , X_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhw " , XO ( 4 , 428 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhw. " , XO ( 4 , 428 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhw " , XO ( 4 , 430 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhw. " , XO ( 4 , 430 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vaddsws " , VX ( 4 , 896 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vminsw " , VX ( 4 , 898 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vsraw " , VX ( 4 , 900 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vcmpgtsw " , VXR ( 4 , 902 , 0 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vctuxs " , VX ( 4 , 906 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB , UIMM } } ,
{ " vspltisw " , VX ( 4 , 908 ) , VX_MASK , PPCVEC , PPCNONE , { VD , SIMM } } ,
{ " maclhwsu " , XO ( 4 , 460 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwsu. " , XO ( 4 , 460 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwsu " , XO ( 4 , 460 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhwsu. " , XO ( 4 , 460 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vcmpbfp " , VXR ( 4 , 966 , 0 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vctsxs " , VX ( 4 , 970 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB , UIMM } } ,
{ " vupklpx " , VX ( 4 , 974 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VB } } ,
{ " maclhws " , XO ( 4 , 492 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhws. " , XO ( 4 , 492 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhws " , XO ( 4 , 494 , 0 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhws. " , XO ( 4 , 494 , 0 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhws " , XO ( 4 , 492 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhws. " , XO ( 4 , 492 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhws " , XO ( 4 , 494 , 0 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhws. " , XO ( 4 , 494 , 0 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vsububm " , VX ( 4 , 1024 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vavgub " , VX ( 4 , 1026 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " evmhessf " , VX ( 4 , 1027 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2395,8 +2397,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " vslo " , VX ( 4 , 1036 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " evmhosmi " , VX ( 4 , 1037 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhosmf " , VX ( 4 , 1039 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " machhwuo " , XO ( 4 , 12 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwuo. " , XO ( 4 , 12 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwuo " , XO ( 4 , 12 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhwuo. " , XO ( 4 , 12 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_merge00 " , XOPS ( 4 , 528 , 0 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " ps_merge00. " , XOPS ( 4 , 528 , 1 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " evmhessfa " , VX ( 4 , 1059 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2421,13 +2423,13 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evmwhsmi " , VX ( 4 , 1101 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwhsmf " , VX ( 4 , 1103 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwssf " , VX ( 4 , 1107 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " machhwo " , XO ( 4 , 44 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwo " , XO ( 4 , 44 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmwumi " , VX ( 4 , 1112 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " machhwo. " , XO ( 4 , 44 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwo. " , XO ( 4 , 44 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmwsmi " , VX ( 4 , 1113 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwsmf " , VX ( 4 , 1115 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " nmachhwo " , XO ( 4 , 46 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwo. " , XO ( 4 , 46 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwo " , XO ( 4 , 46 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwo. " , XO ( 4 , 46 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_merge01 " , XOPS ( 4 , 560 , 0 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " ps_merge01. " , XOPS ( 4 , 560 , 1 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " evmwhssfa " , VX ( 4 , 1127 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2445,8 +2447,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " vcmpequw. " , VXR ( 4 , 134 , 1 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " udi2fcm. " , APU ( 4 , 579 , 0 ) , APU_MASK , PPC405 | PPC440 , PPC476 , { URT , URA , URB } } ,
{ " udi2fcm " , APU ( 4 , 579 , 1 ) , APU_MASK , PPC405 | PPC440 , PPC476 , { URT , URA , URB } } ,
{ " machhwsuo " , XO ( 4 , 76 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwsuo. " , XO ( 4 , 76 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwsuo " , XO ( 4 , 76 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhwsuo. " , XO ( 4 , 76 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_merge10 " , XOPS ( 4 , 592 , 0 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " ps_merge10. " , XOPS ( 4 , 592 , 1 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " evaddusiaaw " , VX ( 4 , 1216 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA } } ,
@ -2464,10 +2466,10 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evaddsmiaaw " , VX ( 4 , 1225 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA } } ,
{ " evsubfumiaaw " , VX ( 4 , 1226 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA } } ,
{ " evsubfsmiaaw " , VX ( 4 , 1227 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA } } ,
{ " machhwso " , XO ( 4 , 108 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwso. " , XO ( 4 , 108 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwso " , XO ( 4 , 110 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwso. " , XO ( 4 , 110 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " machhwso " , XO ( 4 , 108 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " machhwso. " , XO ( 4 , 108 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwso " , XO ( 4 , 110 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmachhwso. " , XO ( 4 , 110 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " ps_merge11 " , XOPS ( 4 , 624 , 0 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " ps_merge11. " , XOPS ( 4 , 624 , 1 ) , XOPS_MASK , PPCPS , PPCNONE , { FRT , FRA , FRB } } ,
{ " evmheusiaaw " , VX ( 4 , 1280 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2486,8 +2488,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evmhoumiaaw " , VX ( 4 , 1292 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhosmiaaw " , VX ( 4 , 1293 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhosmfaaw " , VX ( 4 , 1295 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " macchwuo " , XO ( 4 , 140 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwuo. " , XO ( 4 , 140 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwuo " , XO ( 4 , 140 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchwuo. " , XO ( 4 , 140 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmhegumiaa " , VX ( 4 , 1320 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhegsmiaa " , VX ( 4 , 1321 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhegsmfaa " , VX ( 4 , 1323 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2502,13 +2504,13 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evmwlumiaaw " , VX ( 4 , 1352 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwlsmiaaw " , VX ( 4 , 1353 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwssfaa " , VX ( 4 , 1363 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " macchwo " , XO ( 4 , 172 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwo " , XO ( 4 , 172 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmwumiaa " , VX ( 4 , 1368 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " macchwo. " , XO ( 4 , 172 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwo. " , XO ( 4 , 172 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmwsmiaa " , VX ( 4 , 1369 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwsmfaa " , VX ( 4 , 1371 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " nmacchwo " , XO ( 4 , 174 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchwo. " , XO ( 4 , 174 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchwo " , XO ( 4 , 174 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmacchwo. " , XO ( 4 , 174 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmheusianw " , VX ( 4 , 1408 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " vsubcuw " , VX ( 4 , 1408 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " evmhessianw " , VX ( 4 , 1409 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2525,8 +2527,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evmhoumianw " , VX ( 4 , 1420 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhosmianw " , VX ( 4 , 1421 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhosmfanw " , VX ( 4 , 1423 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " macchwsuo " , XO ( 4 , 204 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwsuo. " , XO ( 4 , 204 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwsuo " , XO ( 4 , 204 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " macchwsuo. " , XO ( 4 , 204 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmhegumian " , VX ( 4 , 1448 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhegsmian " , VX ( 4 , 1449 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmhegsmfan " , VX ( 4 , 1451 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
@ -2541,13 +2543,13 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " evmwlumianw " , VX ( 4 , 1480 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwlsmianw " , VX ( 4 , 1481 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwssfan " , VX ( 4 , 1491 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " macchwso " , XO ( 4 , 236 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwso " , XO ( 4 , 236 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmwumian " , VX ( 4 , 1496 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " macchwso. " , XO ( 4 , 236 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " macchwso. " , XO ( 4 , 236 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " evmwsmian " , VX ( 4 , 1497 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " evmwsmfan " , VX ( 4 , 1499 ) , VX_MASK , PPCSPE , PPCNONE , { RS , RA , RB } } ,
{ " nmacchwso " , XO ( 4 , 238 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchwso. " , XO ( 4 , 238 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmacchwso " , XO ( 4 , 238 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmacchwso. " , XO ( 4 , 238 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vsububs " , VX ( 4 , 1536 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " mfvscr " , VX ( 4 , 1540 ) , VX_MASK , PPCVEC , PPCNONE , { VD } } ,
{ " vcmpgtub. " , VXR ( 4 , 518 , 1 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
@ -2573,30 +2575,30 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " udi12fcm. " , APU ( 4 , 899 , 0 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " udi12fcm " , APU ( 4 , 899 , 1 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " vsum4sbs " , VX ( 4 , 1800 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " maclhwuo " , XO ( 4 , 396 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwuo. " , XO ( 4 , 396 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwuo " , XO ( 4 , 396 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhwuo. " , XO ( 4 , 396 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vsubshs " , VX ( 4 , 1856 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vcmpgtsh. " , VXR ( 4 , 838 , 1 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " udi13fcm. " , APU ( 4 , 931 , 0 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " udi13fcm " , APU ( 4 , 931 , 1 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " maclhwo " , XO ( 4 , 428 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwo. " , XO ( 4 , 428 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwo " , XO ( 4 , 430 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwo. " , XO ( 4 , 430 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwo " , XO ( 4 , 428 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhwo. " , XO ( 4 , 428 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwo " , XO ( 4 , 430 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwo. " , XO ( 4 , 430 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vsubsws " , VX ( 4 , 1920 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " vcmpgtsw. " , VXR ( 4 , 902 , 1 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " udi14fcm. " , APU ( 4 , 963 , 0 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " udi14fcm " , APU ( 4 , 963 , 1 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " vsumsws " , VX ( 4 , 1928 ) , VX_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " maclhwsuo " , XO ( 4 , 460 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwsuo. " , XO ( 4 , 460 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwsuo " , XO ( 4 , 460 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhwsuo. " , XO ( 4 , 460 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " vcmpbfp. " , VXR ( 4 , 966 , 1 ) , VXR_MASK , PPCVEC , PPCNONE , { VD , VA , VB } } ,
{ " udi15fcm. " , APU ( 4 , 995 , 0 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " udi15fcm " , APU ( 4 , 995 , 1 ) , APU_MASK , PPC440 , PPC476 , { URT , URA , URB } } ,
{ " maclhwso " , XO ( 4 , 492 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwso. " , XO ( 4 , 492 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwso " , XO ( 4 , 494 , 1 , 0 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwso. " , XO ( 4 , 494 , 1 , 1 ) , XO_MASK , PPC405 | PPC440 , PPCNONE , { RT , RA , RB } } ,
{ " maclhwso " , XO ( 4 , 492 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " maclhwso. " , XO ( 4 , 492 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwso " , XO ( 4 , 494 , 1 , 0 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " nmaclhwso. " , XO ( 4 , 494 , 1 , 1 ) , XO_MASK , MULHW , PPCNONE , { RT , RA , RB } } ,
{ " dcbz_l " , X ( 4 , 1014 ) , XRT_MASK , PPCPS , PPCNONE , { RA , RB } } ,
{ " mulli " , OP ( 7 ) , OP_MASK , PPCCOM , PPCNONE , { RT , RA , SI } } ,
@ -3532,7 +3534,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " iseleq " , X ( 31 , 79 ) , X_MASK , PPCISEL , PPCNONE , { RT , RA , RB } } ,
{ " isel " , XISEL ( 31 , 15 ) , XISEL_MASK , PPCISEL , PPCNONE , { RT , RA , RB , CRB } } ,
{ " isel " , XISEL ( 31 , 15 ) , XISEL_MASK , PPCISEL | TITAN , PPCNONE , { RT , RA , RB , CRB } } ,
{ " subf " , XO ( 31 , 40 , 0 , 0 ) , XO_MASK , PPC , PPCNONE , { RT , RA , RB } } ,
{ " sub " , XO ( 31 , 40 , 0 , 0 ) , XO_MASK , PPC , PPCNONE , { RT , RB , RA } } ,
@ -3585,8 +3587,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mulhw " , XO ( 31 , 75 , 0 , 0 ) , XO_MASK , PPC , PPCNONE , { RT , RA , RB } } ,
{ " mulhw. " , XO ( 31 , 75 , 0 , 1 ) , XO_MASK , PPC , PPCNONE , { RT , RA , RB } } ,
{ " dlmzb " , XRC ( 31 , 78 , 0 ) , X_MASK , PPC403 | PPC440 , PPCNONE , { RA , RS , RB } } ,
{ " dlmzb. " , XRC ( 31 , 78 , 1 ) , X_MASK , PPC403 | PPC440 , PPCNONE , { RA , RS , RB } } ,
{ " dlmzb " , XRC ( 31 , 78 , 0 ) , X_MASK , PPC403 | PPC440 | TITAN , PPCNONE , { RA , RS , RB } } ,
{ " dlmzb. " , XRC ( 31 , 78 , 1 ) , X_MASK , PPC403 | PPC440 | TITAN , PPCNONE , { RA , RS , RB } } ,
{ " mtsrd " , X ( 31 , 82 ) , XRB_MASK | ( 1 < < 20 ) , PPC64 , PPCNONE , { SR , RS } } ,
@ -3629,7 +3631,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " wrtee " , X ( 31 , 131 ) , XRARB_MASK , PPC403 | BOOKE | PPCA2 | PPC476 , PPCNONE , { RS } } ,
{ " dcbtstls " , X ( 31 , 134 ) , X_MASK , PPCCHLK | PPC476 , PPCNONE , { CT , RA , RB } } ,
{ " dcbtstls " , X ( 31 , 134 ) , X_MASK , PPCCHLK | PPC476 | TITAN , PPCNONE , { CT , RA , RB } } ,
{ " stvebx " , X ( 31 , 135 ) , X_MASK , PPCVEC , PPCNONE , { VS , RA , RB } } ,
{ " stbfcmx " , APU ( 31 , 135 , 0 ) , APU_MASK , PPC405 , PPCNONE , { FCRT , RA , RB } } ,
@ -3676,7 +3678,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " wrteei " , X ( 31 , 163 ) , XE_MASK , PPC403 | BOOKE | PPCA2 | PPC476 , PPCNONE , { E } } ,
{ " dcbtls " , X ( 31 , 166 ) , X_MASK , PPCCHLK | PPC476 , PPCNONE , { CT , RA , RB } } ,
{ " dcbtls " , X ( 31 , 166 ) , X_MASK , PPCCHLK | PPC476 | TITAN , PPCNONE , { CT , RA , RB } } ,
{ " stvehx " , X ( 31 , 167 ) , X_MASK , PPCVEC , PPCNONE , { VS , RA , RB } } ,
{ " sthfcmx " , APU ( 31 , 167 , 0 ) , APU_MASK , PPC405 , PPCNONE , { FCRT , RA , RB } } ,
@ -3714,7 +3716,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " msgsnd " , XRTRA ( 31 , 206 , 0 , 0 ) , XRTRA_MASK , E500MC | PPCA2 , PPCNONE , { RB } } ,
{ " mtsr " , X ( 31 , 210 ) , XRB_MASK | ( 1 < < 20 ) , COM32 , PPCNONE, { SR , RS } } ,
{ " mtsr " , X ( 31 , 210 ) , XRB_MASK | ( 1 < < 20 ) , COM32 , TITAN, { SR , RS } } ,
{ " eratwe " , X ( 31 , 211 ) , X_MASK , PPCA2 , PPCNONE , { RS , RA , WS } } ,
@ -3732,7 +3734,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " stbepx " , X ( 31 , 223 ) , X_MASK , E500MC | PPCA2 , PPCNONE , { RS , RA , RB } } ,
{ " icblc " , X ( 31 , 230 ) , X_MASK , PPCCHLK | PPC476 , PPCNONE , { CT , RA , RB } } ,
{ " icblc " , X ( 31 , 230 ) , X_MASK , PPCCHLK | PPC476 | TITAN , PPCNONE , { CT , RA , RB } } ,
{ " stvx " , X ( 31 , 231 ) , X_MASK , PPCVEC , PPCNONE , { VS , RA , RB } } ,
{ " stqfcmx " , APU ( 31 , 231 , 0 ) , APU_MASK , PPC405 , PPCNONE , { FCRT , RA , RB } } ,
@ -3757,7 +3759,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " icblce " , X ( 31 , 238 ) , X_MASK , PPCCHLK , E500MC | PPCA2 , { CT , RA , RB } } ,
{ " msgclr " , XRTRA ( 31 , 238 , 0 , 0 ) , XRTRA_MASK , E500MC | PPCA2 , PPCNONE , { RB } } ,
{ " mtsrin " , X ( 31 , 242 ) , XRA_MASK , PPC32 , PPCNONE, { RS , RB } } ,
{ " mtsrin " , X ( 31 , 242 ) , XRA_MASK , PPC32 , TITAN, { RS , RB } } ,
{ " mtsri " , X ( 31 , 242 ) , XRA_MASK , POWER32 , PPCNONE , { RS , RB } } ,
{ " dcbtstt " , XRT ( 31 , 246 , 0x10 ) , XRT_MASK , POWER7 , PPCNONE , { RA , RB } } ,
@ -3773,7 +3775,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " dcbtstep " , XRT ( 31 , 255 , 0 ) , X_MASK , E500MC | PPCA2 , PPCNONE , { RT , RA , RB } } ,
{ " mfdcrx " , X ( 31 , 259 ) , X_MASK , BOOKE | PPCA2 | PPC476 , PPCNONE , { RS , RA } } ,
{ " mfdcrx " , X ( 31 , 259 ) , X_MASK , BOOKE | PPCA2 | PPC476 , TITAN , { RS , RA } } ,
{ " mfdcrx. " , XRC ( 31 , 259 , 1 ) , X_MASK , PPCA2 , PPCNONE , { RS , RA } } ,
{ " icbt " , X ( 31 , 262 ) , XRT_MASK , PPC403 , PPCNONE , { RA , RB } } ,
@ -3791,7 +3793,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " tlbiel " , X ( 31 , 274 ) , XRTLRA_MASK , POWER4 , PPC476 , { RB , L } } ,
{ " mfapidi " , X ( 31 , 275 ) , X_MASK , BOOKE , PPCNONE, { RT , RA } } ,
{ " mfapidi " , X ( 31 , 275 ) , X_MASK , BOOKE , TITAN, { RT , RA } } ,
{ " lscbx " , XRC ( 31 , 277 , 0 ) , X_MASK , M601 , PPCNONE , { RT , RA , RB } } ,
{ " lscbx. " , XRC ( 31 , 277 , 1 ) , X_MASK , M601 , PPCNONE , { RT , RA , RB } } ,
@ -3811,10 +3813,10 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfdcrux " , X ( 31 , 291 ) , X_MASK , PPC464 , PPCNONE , { RS , RA } } ,
{ " tlbie " , X ( 31 , 306 ) , XRTLRA_MASK , PPC , PPCNONE, { RB , L } } ,
{ " tlbie " , X ( 31 , 306 ) , XRTLRA_MASK , PPC , TITAN, { RB , L } } ,
{ " tlbi " , X ( 31 , 306 ) , XRT_MASK , POWER , PPCNONE , { RA0 , RB } } ,
{ " eciwx " , X ( 31 , 310 ) , X_MASK , PPC , PPCNONE, { RT , RA , RB } } ,
{ " eciwx " , X ( 31 , 310 ) , X_MASK , PPC , TITAN, { RT , RA , RB } } ,
{ " lhzux " , X ( 31 , 311 ) , X_MASK , COM , PPCNONE , { RT , RAL , RB } } ,
@ -3859,10 +3861,10 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfdmasa3 " , XSPR ( 31 , 323 , 219 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdmacc3 " , XSPR ( 31 , 323 , 220 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdmasr " , XSPR ( 31 , 323 , 224 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdcr " , X ( 31 , 323 ) , X_MASK , PPC403 | BOOKE | PPCA2 | PPC476 , PPCNONE, { RT , SPR } } ,
{ " mfdcr " , X ( 31 , 323 ) , X_MASK , PPC403 | BOOKE | PPCA2 | PPC476 , TITAN, { RT , SPR } } ,
{ " mfdcr. " , XRC ( 31 , 323 , 1 ) , X_MASK , PPCA2 , PPCNONE , { RT , SPR } } ,
{ " dcread " , X ( 31 , 326 ) , X_MASK , PPC476 , PPCNONE , { RT , RA , RB } } ,
{ " dcread " , X ( 31 , 326 ) , X_MASK , PPC476 | TITAN , PPCNONE , { RT , RA , RB } } ,
{ " div " , XO ( 31 , 331 , 0 , 0 ) , XO_MASK , M601 , PPCNONE , { RT , RA , RB } } ,
{ " div. " , XO ( 31 , 331 , 0 , 1 ) , XO_MASK , M601 , PPCNONE , { RT , RA , RB } } ,
@ -3873,17 +3875,17 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfmq " , XSPR ( 31 , 339 , 0 ) , XSPR_MASK , M601 , PPCNONE , { RT } } ,
{ " mfxer " , XSPR ( 31 , 339 , 1 ) , XSPR_MASK , COM , PPCNONE , { RT } } ,
{ " mfrtcu " , XSPR ( 31 , 339 , 4 ) , XSPR_MASK , COM , PPCNONE, { RT } } ,
{ " mfrtcl " , XSPR ( 31 , 339 , 5 ) , XSPR_MASK , COM , PPCNONE, { RT } } ,
{ " mfrtcu " , XSPR ( 31 , 339 , 4 ) , XSPR_MASK , COM , TITAN, { RT } } ,
{ " mfrtcl " , XSPR ( 31 , 339 , 5 ) , XSPR_MASK , COM , TITAN, { RT } } ,
{ " mfdec " , XSPR ( 31 , 339 , 6 ) , XSPR_MASK , MFDEC1 , PPCNONE , { RT } } ,
{ " mflr " , XSPR ( 31 , 339 , 8 ) , XSPR_MASK , COM , PPCNONE , { RT } } ,
{ " mfctr " , XSPR ( 31 , 339 , 9 ) , XSPR_MASK , COM , PPCNONE , { RT } } ,
{ " mftid " , XSPR ( 31 , 339 , 17 ) , XSPR_MASK , POWER , PPCNONE , { RT } } ,
{ " mfdsisr " , XSPR ( 31 , 339 , 18 ) , XSPR_MASK , COM , PPCNONE, { RT } } ,
{ " mfdar " , XSPR ( 31 , 339 , 19 ) , XSPR_MASK , COM , PPCNONE, { RT } } ,
{ " mfdec " , XSPR ( 31 , 339 , 22 ) , XSPR_MASK , MFDEC2 , PPCNONE , { RT } } ,
{ " mfdsisr " , XSPR ( 31 , 339 , 18 ) , XSPR_MASK , COM , TITAN, { RT } } ,
{ " mfdar " , XSPR ( 31 , 339 , 19 ) , XSPR_MASK , COM , TITAN, { RT } } ,
{ " mfdec " , XSPR ( 31 , 339 , 22 ) , XSPR_MASK , MFDEC2 | TITAN , PPCNONE , { RT } } ,
{ " mfsdr0 " , XSPR ( 31 , 339 , 24 ) , XSPR_MASK , POWER , PPCNONE , { RT } } ,
{ " mfsdr1 " , XSPR ( 31 , 339 , 25 ) , XSPR_MASK , COM , PPCNONE, { RT } } ,
{ " mfsdr1 " , XSPR ( 31 , 339 , 25 ) , XSPR_MASK , COM , TITAN, { RT } } ,
{ " mfsrr0 " , XSPR ( 31 , 339 , 26 ) , XSPR_MASK , COM , PPCNONE , { RT } } ,
{ " mfsrr1 " , XSPR ( 31 , 339 , 27 ) , XSPR_MASK , COM , PPCNONE , { RT } } ,
{ " mfcfar " , XSPR ( 31 , 339 , 28 ) , XSPR_MASK , POWER6 , PPCNONE , { RT } } ,
@ -3924,7 +3926,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfsprg2 " , XSPR ( 31 , 339 , 274 ) , XSPR_MASK , PPC , PPCNONE , { RT } } ,
{ " mfsprg3 " , XSPR ( 31 , 339 , 275 ) , XSPR_MASK , PPC , PPCNONE , { RT } } ,
{ " mfasr " , XSPR ( 31 , 339 , 280 ) , XSPR_MASK , PPC64 , PPCNONE , { RT } } ,
{ " mfear " , XSPR ( 31 , 339 , 282 ) , XSPR_MASK , PPC , PPCNONE, { RT } } ,
{ " mfear " , XSPR ( 31 , 339 , 282 ) , XSPR_MASK , PPC , TITAN, { RT } } ,
{ " mfpir " , XSPR ( 31 , 339 , 286 ) , XSPR_MASK , BOOKE , PPCNONE , { RT } } ,
{ " mfpvr " , XSPR ( 31 , 339 , 287 ) , XSPR_MASK , PPC , PPCNONE , { RT } } ,
{ " mfdbsr " , XSPR ( 31 , 339 , 304 ) , XSPR_MASK , BOOKE , PPCNONE , { RT } } ,
@ -3961,13 +3963,13 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfbbear " , XSPR ( 31 , 339 , 513 ) , XSPR_MASK , PPCBRLK , PPCNONE , { RT } } ,
{ " mfbbtar " , XSPR ( 31 , 339 , 514 ) , XSPR_MASK , PPCBRLK , PPCNONE , { RT } } ,
{ " mfivor32 " , XSPR ( 31 , 339 , 528 ) , XSPR_MASK , PPCSPE , PPCNONE , { RT } } ,
{ " mfibatu " , XSPR ( 31 , 339 , 528 ) , XSPRBAT_MASK , PPC , PPCNONE, { RT , SPRBAT } } ,
{ " mfibatu " , XSPR ( 31 , 339 , 528 ) , XSPRBAT_MASK , PPC , TITAN, { RT , SPRBAT } } ,
{ " mfivor33 " , XSPR ( 31 , 339 , 529 ) , XSPR_MASK , PPCSPE , PPCNONE , { RT } } ,
{ " mfibatl " , XSPR ( 31 , 339 , 529 ) , XSPRBAT_MASK , PPC , PPCNONE, { RT , SPRBAT } } ,
{ " mfibatl " , XSPR ( 31 , 339 , 529 ) , XSPRBAT_MASK , PPC , TITAN, { RT , SPRBAT } } ,
{ " mfivor34 " , XSPR ( 31 , 339 , 530 ) , XSPR_MASK , PPCSPE , PPCNONE , { RT } } ,
{ " mfivor35 " , XSPR ( 31 , 339 , 531 ) , XSPR_MASK , PPCPMR , PPCNONE , { RT } } ,
{ " mfdbatu " , XSPR ( 31 , 339 , 536 ) , XSPRBAT_MASK , PPC , PPCNONE, { RT , SPRBAT } } ,
{ " mfdbatl " , XSPR ( 31 , 339 , 537 ) , XSPRBAT_MASK , PPC , PPCNONE, { RT , SPRBAT } } ,
{ " mfdbatu " , XSPR ( 31 , 339 , 536 ) , XSPRBAT_MASK , PPC , TITAN, { RT , SPRBAT } } ,
{ " mfdbatl " , XSPR ( 31 , 339 , 537 ) , XSPRBAT_MASK , PPC , TITAN, { RT , SPRBAT } } ,
{ " mfic_cst " , XSPR ( 31 , 339 , 560 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfic_adr " , XSPR ( 31 , 339 , 561 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfic_dat " , XSPR ( 31 , 339 , 562 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
@ -3977,7 +3979,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfmcsrr0 " , XSPR ( 31 , 339 , 570 ) , XSPR_MASK , PPCRFMCI , PPCNONE , { RT } } ,
{ " mfmcsrr1 " , XSPR ( 31 , 339 , 571 ) , XSPR_MASK , PPCRFMCI , PPCNONE , { RT } } ,
{ " mfmcsr " , XSPR ( 31 , 339 , 572 ) , XSPR_MASK , PPCRFMCI , PPCNONE , { RT } } ,
{ " mfmcar " , XSPR ( 31 , 339 , 573 ) , XSPR_MASK , PPCRFMCI , PPCNONE, { RT } } ,
{ " mfmcar " , XSPR ( 31 , 339 , 573 ) , XSPR_MASK , PPCRFMCI , TITAN, { RT } } ,
{ " mfdpdr " , XSPR ( 31 , 339 , 630 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfdpir " , XSPR ( 31 , 339 , 631 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfimmr " , XSPR ( 31 , 339 , 638 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
@ -4000,6 +4002,16 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfmd_dbcam " , XSPR ( 31 , 339 , 824 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfmd_dbram0 " , XSPR ( 31 , 339 , 825 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfmd_dbram1 " , XSPR ( 31 , 339 , 826 ) , XSPR_MASK , PPC860 , PPCNONE , { RT } } ,
{ " mfivndx " , XSPR ( 31 , 339 , 880 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfdvndx " , XSPR ( 31 , 339 , 881 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfivlim " , XSPR ( 31 , 339 , 882 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfdvlim " , XSPR ( 31 , 339 , 883 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfclcsr " , XSPR ( 31 , 339 , 884 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfccr1 " , XSPR ( 31 , 339 , 888 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfrstcfg " , XSPR ( 31 , 339 , 923 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfdcdbtrl " , XSPR ( 31 , 339 , 924 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfdcdbtrh " , XSPR ( 31 , 339 , 925 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mficdbtr " , XSPR ( 31 , 339 , 927 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfummcr0 " , XSPR ( 31 , 339 , 936 ) , XSPR_MASK , PPC750 , PPCNONE , { RT } } ,
{ " mfupmc1 " , XSPR ( 31 , 339 , 937 ) , XSPR_MASK , PPC750 , PPCNONE , { RT } } ,
{ " mfupmc2 " , XSPR ( 31 , 339 , 938 ) , XSPR_MASK , PPC750 , PPCNONE , { RT } } ,
@ -4009,7 +4021,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfupmc4 " , XSPR ( 31 , 339 , 942 ) , XSPR_MASK , PPC750 , PPCNONE , { RT } } ,
{ " mfzpr " , XSPR ( 31 , 339 , 944 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfpid " , XSPR ( 31 , 339 , 945 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfccr0 " , XSPR ( 31 , 339 , 947 ) , XSPR_MASK , PPC405 , PPCNONE , { RT } } ,
{ " mfmmucr " , XSPR ( 31 , 339 , 946 ) , XSPR_MASK , TITAN , PPCNONE , { RT } } ,
{ " mfccr0 " , XSPR ( 31 , 339 , 947 ) , XSPR_MASK , PPC405 | TITAN , PPCNONE , { RT } } ,
{ " mfiac3 " , XSPR ( 31 , 339 , 948 ) , XSPR_MASK , PPC405 , PPCNONE , { RT } } ,
{ " mfiac4 " , XSPR ( 31 , 339 , 949 ) , XSPR_MASK , PPC405 , PPCNONE , { RT } } ,
{ " mfdvc1 " , XSPR ( 31 , 339 , 950 ) , XSPR_MASK , PPC405 , PPCNONE , { RT } } ,
@ -4026,7 +4039,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfdbcr1 " , XSPR ( 31 , 339 , 957 ) , XSPR_MASK , PPC405 , PPCNONE , { RT } } ,
{ " mfpmc3 " , XSPR ( 31 , 339 , 957 ) , XSPR_MASK , PPC750 , PPCNONE , { RT } } ,
{ " mfpmc4 " , XSPR ( 31 , 339 , 958 ) , XSPR_MASK , PPC750 , PPCNONE , { RT } } ,
{ " mficdbdr " , XSPR ( 31 , 339 , 979 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mficdbdr " , XSPR ( 31 , 339 , 979 ) , XSPR_MASK , PPC403 | TITAN , PPCNONE , { RT } } ,
{ " mfesr " , XSPR ( 31 , 339 , 980 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdear " , XSPR ( 31 , 339 , 981 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfevpr " , XSPR ( 31 , 339 , 982 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
@ -4040,6 +4053,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mfsrr3 " , XSPR ( 31 , 339 , 991 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdbsr " , XSPR ( 31 , 339 , 1008 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdbcr0 " , XSPR ( 31 , 339 , 1010 ) , XSPR_MASK , PPC405 , PPCNONE , { RT } } ,
{ " mfdbdr " , XSPR ( 31 , 339 , 1011 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mfiac1 " , XSPR ( 31 , 339 , 1012 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfiac2 " , XSPR ( 31 , 339 , 1013 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
{ " mfdac1 " , XSPR ( 31 , 339 , 1014 ) , XSPR_MASK , PPC403 , PPCNONE , { RT } } ,
@ -4071,7 +4085,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " divs " , XO ( 31 , 363 , 0 , 0 ) , XO_MASK , M601 , PPCNONE , { RT , RA , RB } } ,
{ " divs. " , XO ( 31 , 363 , 0 , 1 ) , XO_MASK , M601 , PPCNONE , { RT , RA , RB } } ,
{ " tlbia " , X ( 31 , 370 ) , 0xffffffff , PPC , PPCNONE, { 0 } } ,
{ " tlbia " , X ( 31 , 370 ) , 0xffffffff , PPC , TITAN, { 0 } } ,
{ " mftbl " , XSPR ( 31 , 371 , 268 ) , XSPR_MASK , CLASSIC , PPCNONE , { RT } } ,
{ " mftbu " , XSPR ( 31 , 371 , 269 ) , XSPR_MASK , CLASSIC , PPCNONE , { RT } } ,
@ -4085,10 +4099,10 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " popcntw " , X ( 31 , 378 ) , XRB_MASK , POWER7 | PPCA2 , PPCNONE , { RA , RS } } ,
{ " mtdcrx " , X ( 31 , 387 ) , X_MASK , BOOKE | PPCA2 | PPC476 , PPCNONE , { RA , RS } } ,
{ " mtdcrx " , X ( 31 , 387 ) , X_MASK , BOOKE | PPCA2 | PPC476 , TITAN , { RA , RS } } ,
{ " mtdcrx. " , XRC ( 31 , 387 , 1 ) , X_MASK , PPCA2 , PPCNONE , { RA , RS } } ,
{ " dcblc " , X ( 31 , 390 ) , X_MASK , PPCCHLK | PPC476 , PPCNONE , { CT , RA , RB } } ,
{ " dcblc " , X ( 31 , 390 ) , X_MASK , PPCCHLK | PPC476 | TITAN , PPCNONE , { CT , RA , RB } } ,
{ " stdfcmx " , APU ( 31 , 391 , 0 ) , APU_MASK , PPC405 , PPCNONE , { FCRT , RA , RB } } ,
{ " divdeu " , XO ( 31 , 393 , 0 , 0 ) , XO_MASK , POWER7 , PPCNONE , { RT , RA , RB } } ,
@ -4119,7 +4133,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " slbie " , X ( 31 , 434 ) , XRTRA_MASK , PPC64 , PPCNONE , { RB } } ,
{ " ecowx " , X ( 31 , 438 ) , X_MASK , PPC , PPCNONE, { RT , RA , RB } } ,
{ " ecowx " , X ( 31 , 438 ) , X_MASK , PPC , TITAN, { RT , RA , RB } } ,
{ " sthux " , X ( 31 , 439 ) , X_MASK , COM , PPCNONE , { RS , RAS , RB } } ,
@ -4164,10 +4178,10 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mtdmasa3 " , XSPR ( 31 , 451 , 219 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtdmacc3 " , XSPR ( 31 , 451 , 220 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtdmasr " , XSPR ( 31 , 451 , 224 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtdcr " , X ( 31 , 451 ) , X_MASK , PPC403 | BOOKE | PPCA2 | PPC476 , PPCNONE, { SPR , RS } } ,
{ " mtdcr " , X ( 31 , 451 ) , X_MASK , PPC403 | BOOKE | PPCA2 | PPC476 , TITAN, { SPR , RS } } ,
{ " mtdcr. " , XRC ( 31 , 451 , 1 ) , X_MASK , PPCA2 , PPCNONE , { SPR , RS } } ,
{ " dccci " , X ( 31 , 454 ) , XRT_MASK , PPC403 | PPC440 , PPCA2 | PPC476 , { RA , RB } } ,
{ " dccci " , X ( 31 , 454 ) , XRT_MASK , PPC403 | PPC440 | TITAN , PPCA2 | PPC476 , { RA , RB } } ,
{ " dci " , X ( 31 , 454 ) , XRARB_MASK , PPCA2 | PPC476 , PPCNONE , { CT } } ,
{ " divdu " , XO ( 31 , 457 , 0 , 0 ) , XO_MASK , PPC64 , PPCNONE , { RT , RA , RB } } ,
@ -4181,15 +4195,15 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mtmq " , XSPR ( 31 , 467 , 0 ) , XSPR_MASK , M601 , PPCNONE , { RS } } ,
{ " mtxer " , XSPR ( 31 , 467 , 1 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mtlr " , XSPR ( 31 , 467 , 8 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mtctr " , XSPR ( 31 , 467 , 9 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mtctr " , XSPR ( 31 , 467 , 9 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mttid " , XSPR ( 31 , 467 , 17 ) , XSPR_MASK , POWER , PPCNONE , { RS } } ,
{ " mtdsisr " , XSPR ( 31 , 467 , 18 ) , XSPR_MASK , COM , PPCNONE, { RS } } ,
{ " mtdar " , XSPR ( 31 , 467 , 19 ) , XSPR_MASK , COM , PPCNONE, { RS } } ,
{ " mtrtcu " , XSPR ( 31 , 467 , 20 ) , XSPR_MASK , COM , PPCNONE, { RS } } ,
{ " mtrtcl " , XSPR ( 31 , 467 , 21 ) , XSPR_MASK , COM , PPCNONE, { RS } } ,
{ " mtdsisr " , XSPR ( 31 , 467 , 18 ) , XSPR_MASK , COM , TITAN, { RS } } ,
{ " mtdar " , XSPR ( 31 , 467 , 19 ) , XSPR_MASK , COM , TITAN, { RS } } ,
{ " mtrtcu " , XSPR ( 31 , 467 , 20 ) , XSPR_MASK , COM , TITAN, { RS } } ,
{ " mtrtcl " , XSPR ( 31 , 467 , 21 ) , XSPR_MASK , COM , TITAN, { RS } } ,
{ " mtdec " , XSPR ( 31 , 467 , 22 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mtsdr0 " , XSPR ( 31 , 467 , 24 ) , XSPR_MASK , POWER , PPCNONE , { RS } } ,
{ " mtsdr1 " , XSPR ( 31 , 467 , 25 ) , XSPR_MASK , COM , PPCNONE, { RS } } ,
{ " mtsdr1 " , XSPR ( 31 , 467 , 25 ) , XSPR_MASK , COM , TITAN, { RS } } ,
{ " mtsrr0 " , XSPR ( 31 , 467 , 26 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mtsrr1 " , XSPR ( 31 , 467 , 27 ) , XSPR_MASK , COM , PPCNONE , { RS } } ,
{ " mtcfar " , XSPR ( 31 , 467 , 28 ) , XSPR_MASK , POWER6 , PPCNONE , { RS } } ,
@ -4228,7 +4242,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mtsprg6 " , XSPR ( 31 , 467 , 278 ) , XSPR_MASK , PPC405 | BOOKE , PPCNONE , { RS } } ,
{ " mtsprg7 " , XSPR ( 31 , 467 , 279 ) , XSPR_MASK , PPC405 | BOOKE , PPCNONE , { RS } } ,
{ " mtasr " , XSPR ( 31 , 467 , 280 ) , XSPR_MASK , PPC64 , PPCNONE , { RS } } ,
{ " mtear " , XSPR ( 31 , 467 , 282 ) , XSPR_MASK , PPC , PPCNONE, { RS } } ,
{ " mtear " , XSPR ( 31 , 467 , 282 ) , XSPR_MASK , PPC , TITAN, { RS } } ,
{ " mttbl " , XSPR ( 31 , 467 , 284 ) , XSPR_MASK , PPC , PPCNONE , { RS } } ,
{ " mttbu " , XSPR ( 31 , 467 , 285 ) , XSPR_MASK , PPC , PPCNONE , { RS } } ,
{ " mtdbsr " , XSPR ( 31 , 467 , 304 ) , XSPR_MASK , BOOKE , PPCNONE , { RS } } ,
@ -4265,16 +4279,22 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mtbbear " , XSPR ( 31 , 467 , 513 ) , XSPR_MASK , PPCBRLK , PPCNONE , { RS } } ,
{ " mtbbtar " , XSPR ( 31 , 467 , 514 ) , XSPR_MASK , PPCBRLK , PPCNONE , { RS } } ,
{ " mtivor32 " , XSPR ( 31 , 467 , 528 ) , XSPR_MASK , PPCSPE , PPCNONE , { RS } } ,
{ " mtibatu " , XSPR ( 31 , 467 , 528 ) , XSPRBAT_MASK , PPC , PPCNONE, { SPRBAT , RS } } ,
{ " mtibatu " , XSPR ( 31 , 467 , 528 ) , XSPRBAT_MASK , PPC , TITAN, { SPRBAT , RS } } ,
{ " mtivor33 " , XSPR ( 31 , 467 , 529 ) , XSPR_MASK , PPCSPE , PPCNONE , { RS } } ,
{ " mtibatl " , XSPR ( 31 , 467 , 529 ) , XSPRBAT_MASK , PPC , PPCNONE, { SPRBAT , RS } } ,
{ " mtibatl " , XSPR ( 31 , 467 , 529 ) , XSPRBAT_MASK , PPC , TITAN, { SPRBAT , RS } } ,
{ " mtivor34 " , XSPR ( 31 , 467 , 530 ) , XSPR_MASK , PPCSPE , PPCNONE , { RS } } ,
{ " mtivor35 " , XSPR ( 31 , 467 , 531 ) , XSPR_MASK , PPCPMR , PPCNONE , { RS } } ,
{ " mtdbatu " , XSPR ( 31 , 467 , 536 ) , XSPRBAT_MASK , PPC , PPCNONE, { SPRBAT , RS } } ,
{ " mtdbatl " , XSPR ( 31 , 467 , 537 ) , XSPRBAT_MASK , PPC , PPCNONE, { SPRBAT , RS } } ,
{ " mtdbatu " , XSPR ( 31 , 467 , 536 ) , XSPRBAT_MASK , PPC , TITAN, { SPRBAT , RS } } ,
{ " mtdbatl " , XSPR ( 31 , 467 , 537 ) , XSPRBAT_MASK , PPC , TITAN, { SPRBAT , RS } } ,
{ " mtmcsrr0 " , XSPR ( 31 , 467 , 570 ) , XSPR_MASK , PPCRFMCI , PPCNONE , { RS } } ,
{ " mtmcsrr1 " , XSPR ( 31 , 467 , 571 ) , XSPR_MASK , PPCRFMCI , PPCNONE , { RS } } ,
{ " mtmcsr " , XSPR ( 31 , 467 , 572 ) , XSPR_MASK , PPCRFMCI , PPCNONE , { RS } } ,
{ " mtivndx " , XSPR ( 31 , 467 , 880 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtdvndx " , XSPR ( 31 , 467 , 881 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtivlim " , XSPR ( 31 , 467 , 882 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtdvlim " , XSPR ( 31 , 467 , 883 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtclcsr " , XSPR ( 31 , 467 , 884 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtccr1 " , XSPR ( 31 , 467 , 888 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtummcr0 " , XSPR ( 31 , 467 , 936 ) , XSPR_MASK , PPC750 , PPCNONE , { RS } } ,
{ " mtupmc1 " , XSPR ( 31 , 467 , 937 ) , XSPR_MASK , PPC750 , PPCNONE , { RS } } ,
{ " mtupmc2 " , XSPR ( 31 , 467 , 938 ) , XSPR_MASK , PPC750 , PPCNONE , { RS } } ,
@ -4284,7 +4304,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mtupmc4 " , XSPR ( 31 , 467 , 942 ) , XSPR_MASK , PPC750 , PPCNONE , { RS } } ,
{ " mtzpr " , XSPR ( 31 , 467 , 944 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtpid " , XSPR ( 31 , 467 , 945 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtccr0 " , XSPR ( 31 , 467 , 947 ) , XSPR_MASK , PPC405 , PPCNONE , { RS } } ,
{ " mtrmmucr " , XSPR ( 31 , 467 , 946 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtccr0 " , XSPR ( 31 , 467 , 947 ) , XSPR_MASK , PPC405 | TITAN , PPCNONE , { RS } } ,
{ " mtiac3 " , XSPR ( 31 , 467 , 948 ) , XSPR_MASK , PPC405 , PPCNONE , { RS } } ,
{ " mtiac4 " , XSPR ( 31 , 467 , 949 ) , XSPR_MASK , PPC405 , PPCNONE , { RS } } ,
{ " mtdvc1 " , XSPR ( 31 , 467 , 950 ) , XSPR_MASK , PPC405 , PPCNONE , { RS } } ,
@ -4314,6 +4335,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " mtsrr2 " , XSPR ( 31 , 467 , 990 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtsrr3 " , XSPR ( 31 , 467 , 991 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtdbsr " , XSPR ( 31 , 467 , 1008 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtdbdr " , XSPR ( 31 , 467 , 1011 ) , XSPR_MASK , TITAN , PPCNONE , { RS } } ,
{ " mtdbcr0 " , XSPR ( 31 , 467 , 1010 ) , XSPR_MASK , PPC405 , PPCNONE , { RS } } ,
{ " mtiac1 " , XSPR ( 31 , 467 , 1012 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
{ " mtiac2 " , XSPR ( 31 , 467 , 1013 ) , XSPR_MASK , PPC403 , PPCNONE , { RS } } ,
@ -4341,7 +4363,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " dcread " , X ( 31 , 486 ) , X_MASK , PPC403 | PPC440 , PPCA2 | PPC476 , { RT , RA , RB } } ,
{ " icbtls " , X ( 31 , 486 ) , X_MASK , PPCCHLK | PPC476 , PPCNONE , { CT , RA , RB } } ,
{ " icbtls " , X ( 31 , 486 ) , X_MASK , PPCCHLK | PPC476 | TITAN , PPCNONE , { CT , RA , RB } } ,
{ " stvxl " , X ( 31 , 487 ) , X_MASK , PPCVEC , PPCNONE , { VS , RA , RB } } ,
@ -4433,7 +4455,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " lxsdx " , X ( 31 , 588 ) , XX1_MASK , PPCVSX , PPCNONE , { XT6 , RA , RB } } ,
{ " mfsr " , X ( 31 , 595 ) , XRB_MASK | ( 1 < < 20 ) , COM32 , PPCNONE, { RT , SR } } ,
{ " mfsr " , X ( 31 , 595 ) , XRB_MASK | ( 1 < < 20 ) , COM32 , TITAN, { RT , SR } } ,
{ " lswi " , X ( 31 , 597 ) , X_MASK , PPCCOM , PPCNONE , { RT , RA0 , NB } } ,
{ " lsi " , X ( 31 , 597 ) , X_MASK , PWRCOM , PPCNONE , { RT , RA0 , NB } } ,
@ -4480,7 +4502,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " addeo. " , XO ( 31 , 138 , 1 , 1 ) , XO_MASK , PPCCOM , PPCNONE , { RT , RA , RB } } ,
{ " aeo. " , XO ( 31 , 138 , 1 , 1 ) , XO_MASK , PWRCOM , PPCNONE , { RT , RA , RB } } ,
{ " mfsrin " , X ( 31 , 659 ) , XRA_MASK , PPC32 , PPCNONE, { RT , RB } } ,
{ " mfsrin " , X ( 31 , 659 ) , XRA_MASK , PPC32 , TITAN, { RT , RB } } ,
{ " stdbrx " , X ( 31 , 660 ) , X_MASK , CELL | POWER7 | PPCA2 , PPCNONE , { RS , RA0 , RB } } ,
@ -4711,7 +4733,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " extsb " , XRC ( 31 , 954 , 0 ) , XRB_MASK , PPC , PPCNONE , { RA , RS } } ,
{ " extsb. " , XRC ( 31 , 954 , 1 ) , XRB_MASK , PPC , PPCNONE , { RA , RS } } ,
{ " iccci " , X ( 31 , 966 ) , XRT_MASK , PPC403 | PPC440 , PPC476 , { RA , RB } } ,
{ " iccci " , X ( 31 , 966 ) , XRT_MASK , PPC403 | PPC440 | TITAN , PPC476 , { RA , RB } } ,
{ " ici " , X ( 31 , 966 ) , XRARB_MASK , PPCA2 | PPC476 , PPCNONE , { CT } } ,
{ " divduo " , XO ( 31 , 457 , 1 , 0 ) , XO_MASK , PPC64 , PPCNONE , { RT , RA , RB } } ,
@ -4738,7 +4760,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " icbiep " , XRT ( 31 , 991 , 0 ) , XRT_MASK , E500MC | PPCA2 , PPCNONE , { RA , RB } } ,
{ " icread " , X ( 31 , 998 ) , XRT_MASK , PPC403 | PPC440 | PPC476 , PPCNONE , { RA , RB } } ,
{ " icread " , X ( 31 , 998 ) , XRT_MASK , PPC403 | PPC440 | PPC476 | TITAN , PPCNONE , { RA , RB } } ,
{ " nabso " , XO ( 31 , 488 , 1 , 0 ) , XORB_MASK , M601 , PPCNONE , { RT , RA } } ,
{ " nabso. " , XO ( 31 , 488 , 1 , 1 ) , XORB_MASK , M601 , PPCNONE , { RT , RA } } ,
@ -4749,7 +4771,7 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " divwo " , XO ( 31 , 491 , 1 , 0 ) , XO_MASK , PPC , PPCNONE , { RT , RA , RB } } ,
{ " divwo. " , XO ( 31 , 491 , 1 , 1 ) , XO_MASK , PPC , PPCNONE , { RT , RA , RB } } ,
{ " tlbli " , X ( 31 , 1010 ) , XRTRA_MASK , PPC , PPCNONE, { RB } } ,
{ " tlbli " , X ( 31 , 1010 ) , XRTRA_MASK , PPC , TITAN, { RB } } ,
{ " stdcix " , X ( 31 , 1013 ) , X_MASK , POWER6 , PPCNONE , { RS , RA0 , RB } } ,
@ -4854,8 +4876,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " fadds " , A ( 59 , 21 , 0 ) , AFRC_MASK , PPC , PPCNONE , { FRT , FRA , FRB } } ,
{ " fadds. " , A ( 59 , 21 , 1 ) , AFRC_MASK , PPC , PPCNONE , { FRT , FRA , FRB } } ,
{ " fsqrts " , A ( 59 , 22 , 0 ) , AFRAFRC_MASK , PPC , PPCNONE, { FRT , FRB } } ,
{ " fsqrts. " , A ( 59 , 22 , 1 ) , AFRAFRC_MASK , PPC , PPCNONE, { FRT , FRB } } ,
{ " fsqrts " , A ( 59 , 22 , 0 ) , AFRAFRC_MASK , PPC , TITAN, { FRT , FRB } } ,
{ " fsqrts. " , A ( 59 , 22 , 1 ) , AFRAFRC_MASK , PPC , TITAN, { FRT , FRB } } ,
{ " fres " , A ( 59 , 24 , 0 ) , AFRAFRC_MASK , POWER7 , PPCNONE , { FRT , FRB } } ,
{ " fres " , A ( 59 , 24 , 0 ) , AFRALFRC_MASK , PPC , POWER7 , { FRT , FRB , A_L } } ,
@ -5141,8 +5163,8 @@ const struct powerpc_opcode powerpc_opcodes[] = {
{ " fadd. " , A ( 63 , 21 , 1 ) , AFRC_MASK , PPCCOM , PPCNONE , { FRT , FRA , FRB } } ,
{ " fa. " , A ( 63 , 21 , 1 ) , AFRC_MASK , PWRCOM , PPCNONE , { FRT , FRA , FRB } } ,
{ " fsqrt " , A ( 63 , 22 , 0 ) , AFRAFRC_MASK , PPCPWR2 , PPCNONE, { FRT , FRB } } ,
{ " fsqrt. " , A ( 63 , 22 , 1 ) , AFRAFRC_MASK , PPCPWR2 , PPCNONE, { FRT , FRB } } ,
{ " fsqrt " , A ( 63 , 22 , 0 ) , AFRAFRC_MASK , PPCPWR2 , TITAN, { FRT , FRB } } ,
{ " fsqrt. " , A ( 63 , 22 , 1 ) , AFRAFRC_MASK , PPCPWR2 , TITAN, { FRT , FRB } } ,
{ " fsel " , A ( 63 , 23 , 0 ) , A_MASK , PPC , PPCNONE , { FRT , FRA , FRC , FRB } } ,
{ " fsel. " , A ( 63 , 23 , 1 ) , A_MASK , PPC , PPCNONE , { FRT , FRA , FRC , FRB } } ,
Alan Modra